Космонавтика  Конструирование интегральных микросхем 

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 [ 72 ] 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165

BOUT

Блои прерываний

Блон синхронизации

А110-АВ7,Ад12

Ш-АВ11

АВ15

Буфер шины A/D

АО А1

Компаратор аВресов

Блон режимов равоты

(J=:J Регистр состояния

Приемнин

Буферный регистр

Сдвиговый регистр

Регистр состояния

Селектор скоростей

FKO-FRS

EVNT

Передатчик

Сдвиговый регистр

Буферный регистр

Рис. 3.35. Структурная схема КР1801ВП1-035

Микросхема КР1801ВП1-035 представляет собой асинхронный приемопередатчик для внешних устройств, работающих на линии связи с последовательной передачей информации, и предназначена для преобразования параллельной информации в последовагельную и наоборот. При организации обмена информацией по пос.1едовательиому каналу микросхема выполняет требования интерфейса для радиального подключения устройств с последовательной передачей информации. Микросхема обеспечивает по последовательному каналу: прием и выдачу информации в форматах 5, 7 или 8 бит; формирование 2 стоповых бит (1,5 стоповых бит при передачах в формате 5 бит); формирование и коггтроль бита паритета (четности или нечетности), а также работу без бита паритета; скорости обмена при тактовой ч;.с-тоте 4608 кГц: 50, 75, 100, 150, 200, 300, 600, 1200, 2400, 4800, 9600, 19 200 бод.

Структурная схема КР1 01ВП1-035 представлена иа рис. 3 35. формат посылки и режим контроля паритета задаются соответственно сигналами N80, N81 Выбор формата , PEV Четность/нечетность и NP Установка паритета , подаваемыми на блок режимов работы. Селектор скоростей устанавливает скорость обмена в соответствии с управтяющими сигналами CLK Тактовый сигнал и FRO- FR3 Скорость обмена и вырабатывает сттгнал EVNT Прерывание по таймеру с частотой 50 Гц и скважностью 2 прн входной тактовой частоте сигнала CLK 4608 кГц.

В состав микросхемы входят приемник и передатчик, каждый т которых содержит регистр состояния, буферный и сдвиговый регист-



ры. Регистры состояния и буферные регистры имеют фиксированные адреса и позволяют производить обращение к ним из системной магистрали. Микросхема формирует адреса векторов прерывания приемника и передатчика. Ад{5еса векторов прерывания и адреса регистров состояния и буферных регистров могут быть изменены по группам (фиксировагшые адреса для каждой группы). Число групп равно 4, и номер группы задается сигналами АО, А1 Выбор адреса , подаваемыми на ко.мпаратор адресов. Обмен инфор.мацией между различными узлами микросхемы, подключенными к внутренней магистрали, н системной Магистралью обеспечивают блок синхронизации и б}фер щины A/D в соответствии с ГОСТ 26765.51-86.

Условия работы по прерыванию и различные состояния приемника и передатчика в процессе работы (сигналы готовности, ошибка в принятой информации, ошибка перенолнения, разрыв линии, проверка работы) фиксируются в регистрах состояния приемника и передатчика. Установка микросхемы в исходное состояние производится подачей сигналов низкого уровня на входы IN4T Установка нлн DCLO Авария источника питания .

Информация, принимаемая и передаваемая микросхемой, называется посылкой н представляет собой последовательность битов, состоящую из старт-бита, информационных битов (5,..8 бит в зависимости от установленного режима работы), бита паритета (если он запрограммирован) и стоп-бита. В режиме приема посылка со входа IP Вход приемника поступает в сдвиговый регистр и по окончании сдвига переписывается в буферный регистр, после чего в регистре состояния приемника устанавливается сигнал готовности приемника. Если предварительно в регистре состояния бы то записано разрешение работы Канала приемника по прерыванию, то блок прерываний формирует сигнал VIRQ Требование прерывагтя . Требование прерывания должно быть обработано п )Оцессором но систелщоГ! магистрали, в резутьтате чего по адресу буферного регистра должна быть прочитана информация (посылка). По окончании чтения посылки сигнал готовности приемника в регистре состояния сбрасывается и приемник может принимать новую посылку.

При отсутствии разрешения прерывания в регистре состояния приемника сигнал VIRQ не вырабатывается, и процессор должен работать с микросхемой в режиме сканирования (периодического чтения по адресу) регистра состояния приемника. После чтения сигна,la готовности приемника процессор должен прочитать посылку из буферного регистра. Чтение посылки необходи.мо производить не позднее поступления в сдвиговый регистр последнего информационного бита следующей посылки, иначе возникает ошибка переполнения.

В режиме передачи информация должна быть записана нз системной Магистрали по адресу буферного регистра передатчика Эта запись производится процессором либо по запросу, формируемому блоком прерьшания, либо в режиме сканирования процессором регистра состояния передатчика, в котором устанавливается сигнал готовности, если буферный регистр передатчика пуст. По окончании записи информации в буферный регистр она параллельно перенисывается в сдвиговый регистр и при отсутствии сигнала BSY .Занято на выходе TF Выход передатчика через время, равное 1/16 длительности бита, появляется посылка, автоматически выдвигаемая из сдвигового регистра.

С началом сдвига посылки в регистре состояния передатчика выставляется сигнал готовности передатчика, свидетельствующий о том,



Номер вывода

Обозначение

Назначение

Тактовый сигнал

EVNT

Прерывание по таймеру

ER0-ER3

Скорость обмена

7, 8

NB0, NB1

Выбор формата

9-20, 22,

ADO-AD 12,

Шина адрес/данные

AD15

Общий

23, 24

AO, AI

Выбор адреса

Внешнее устройство

Выход передатчика

Вход приемника

Занято

Установка паритета

HALT

Останов

Четность/нечетность

IAKI

Разрешение прерывания

INIT

Установка

VIRQ

Требование прерывания

lAKO

Предоставление прерывания

DOUT

Вывод данных

Ввод данных

RPLY

Ответ

DCLO

Авария источника питания

SYNC

Обмен

+ 5 В

что буферный регистр передатчика пуст и в него можно записывать новую информацию. Назначение выводов КР1801ВП1-035 приведено в табл. 3.40.

3.6. Микропроцессорный комплект серии КРКМ)1802

Микропроцессорный комплект серии КР1802 выполнен на основе биполярной технологии ТТЛШ и предназначен для построения быстродействующих контроллеров различного назначения, встроенных автономных микро- и мини-ЭВМ, устройств автоматики, систем обработки данных, аппаратных умножителей, устройств для быстрого преобразования Ф}рье (БПФ) и т. д.

Разнообразная номенклатура МПК, возможность параллельного наращивания разрядности, 1!.пкропрограм.миый способ управления, совместимость с ТТЛ- и ТТЛШ-сериями обеспечивают широкие воз-мол<ности применения данного комплекта в различных областях народного хозяйства. Все микросхемы, входящие в МПК серии КР(КМ) 1802, предназначены для работы в диапазоне температур 10...--70°С и имеют наиряжеиие питания 5 В±5 %.

Ниже приведены функциональный состав МПК серии КР(КМ)1802 и основные параметры микросхем, входящих в комп-



1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 [ 72 ] 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165